在VHDL中，一个设计实体可以拥有一个或多个（)。

A.器件外部特性

B.器件的内部功能

C.器件的综合约束

D.器件外部特性与内部功能

A.器件外部特性

B.器件的内部功能

C.器件的综合约束

D.器件外部特性与内部功能

A.实体中任何位置

B.实体中特定位置

C.结构体中任何位置

D.结构体中特定位置

A.实体中中任何位置

B.实体中特定位置

C.结构体中任何位置

D.结构体中特定位置

A.结构体对应的实体的端口表中

B.结构体中关键词BEGIN前

C.结构体中关键词BEGIN后

D.程序包（PACKAGE）

A.Sew

B.Connect

C.Unite

D.Combine

A.一个联系可以只与一个实体有关

B.一个联系可以与两个实体有关

C.一个联系可以与多个实体有关

D.一个联系也可以不与任何实体有关

A.条件与门

B.与门

C.条件或门

D.或门

A.文件名和实体可以不同名

B.文件名和实体名无关

C.文件名和实体名要相同

D.不确定