利用异步清零端构成M 进制加法计数器，则译码状态应为（）。

A、M

B、M+1

C、M-1

D、N-1

A、1100

B、1101

C、1011

D、1110

用Verilog HDL设计具有异步清除功能的十二进制加法计数器。

试用两片74LS290型异步十进制计数器构成百进制计数器。

A、T’触发器

B、T触发器

C、D触发器

D、JK触发器

A.000

B.010

C.110

D.101

试用74LS160的异步置0功能构成三十七进制计数器。