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[主观题]
用Verilog HDL设计具有异步清除功能的十二进制加法计数器。
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第5题
某8421码十进制加法计数器集成单元的逻辑符号如图所示，其中C是进位输出端，加法计数到1001后输出脉冲；QA是最
某8421码十进制加法计数器集成单元的逻辑符号如图所示，其中C是进位输出端，加法计数到1001后输出脉冲；QA是最低位触发器输出端，QD是最高位触发器输出端；是复位端。请在图上加上适当的连接线及门电路，构成61进制计数器。
第6题
集成4位二进制计数器CT74161的逻辑符号如图所示，其功能表如表所示，触发器输出低位到高位的次序是Q0至Q3，输
集成4位二进制计数器CT74161的逻辑符号如图所示，其功能表如表所示，触发器输出低位到高位的次序是Q0至Q3，输出C=ETQ3Q2Q1Q0。试用一片CT74161采用输出C预置法实现十二进制计数器，画出电路连接图。
| CT74161的功能表 | |||||
| bar{R}_{D} | bar{LD} | EP | ET | CP | 功能 |
| 0 1 1 1 1 1 | × 0 1 1 1 1 | × × 0 0 1 1 | × × 0 1 0 l | × ↑ ↑ ↑ ↑ ↑ | 复位 预置 保持 保持 保持 计数 |
第7题
集成计数器CT74290的内部结构及逻辑符号如图所示，它是二一五一十进制计数器。请完成下列问题。 (1)单片CT7
集成计数器CT74290的内部结构及逻辑符号如图所示，它是二一五一十进制计数器。请完成下列问题。
(1)单片CT74290的最大计数模值为多少?它是同步还是异步计数器?
(2)欲构成二十四进制计数器，需要几片CT74290?
(3)R0(1)R0(2)和S9(1)S9(2)的作用是什么?
(4)画出用CT74290构成二十四进制计数器的连接图。
第8题
已知某集成计数器的结构图及逻辑符号如图所示，虚线以内为集成电路的内部电路。要求： (1)单片计数器能实现
已知某集成计数器的结构图及逻辑符号如图所示，虚线以内为集成电路的内部电路。要求：
(1)单片计数器能实现的最大模值为多少；
(2)画出用该计数器实现五进制计数器的逻辑图；
(3)画出用该计数器实现六进制计数器的逻辑图；
(4)画出用该计数器实现三十进制计数器的逻辑图。
第9题
用两片4位加／减计数器CT74192扩展为8位加／减计数器，CT74192的逻辑符号如图所示，逻辑功能如表所示。CPN是加计
用两片4位加/减计数器CT74192扩展为8位加/减计数器，CT74192的逻辑符号如图所示，逻辑功能如表所示。CPN是加计数时钟输入端；CPD是减计数时钟输入端；是预置控制输入端；CR是复位端；D3，D2，D1，D0是预置数据输入端；CO是进位输出端，加计数到1001后输出脉冲；BO是借位输出端，减计数到0000后输出脉冲。
| CT74192的功能表 | ||
| CRbar{LD}CPNCPD | D3D2D1D0 | Q3Q2Q1Q0 |
| 1 × × × 0 0 × × 0 1 ↑ 1 0 1 1 ↑ 0 1 1 1 | × × × × d c b a × × × × × × × × × × × × | 0 0 0 0 d c b a 加计数 减计数 保持原状态 |
第10题
触发器电路如图7所示，时钟CP，输入A、B的波形如图8所示，试画出Q1、Q2对应的电压波形，设触发器的初态均为0态。
触发器电路如图7所示，时钟CP，输入A、B的波形如图8所示，试画出Q1、Q2对应的电压波形，设触发器的初态均为0态。
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