利用同步预置数端构成M 进制加法计数器，若预置数为0，则译码状态应为（）。

用D触发器设计一个同步加法计数器，M为进位控制端，当M=1时为三进制计数器，当M=0时为四进制计数器，C为进位输出端。

中规模集成同步4位二进制加法计数器74LS161的功能表如附表所示，要求：将两片74LS161用预置数法构成从0开始的81进制计数器，画出电路接线图。

CP	bar{CR}bar{LD}	CTPCTT	D0D1D2D3	Q0n+1	Q1n+1	Q2n+1	Q3n+1
×	0 ×	× ×	× × × ×	0	0	0	0
↑	1 0	× ×	d0d1d2d3	d0	d1	d2	d3
×	1 1	0 ×	× × × ×	保 持
×	1 1	× 0	× × × ×	保 持
↑	1 1	1 1	× × × ×	4位二进制加法计数器 进位输出：CO=CTTQ3Q2Q1Q0

用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M₁M₀=11时作加法计数；在M₁M₀=10时为预置数状态(时钟信号到达时将输入数据D₃D₂D₁D₀并行置入4个触发器中)；M₁M₀=01时为保持状态(时钟信号到达时所有触发器保持状态不变)；M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同对被置1)。此外，还应给出进位输出信号。PAL16R4的电路图见图8.5.1。

图题6-27所示为具有同步预置功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该计数电路是多少进制。

图题6-28所示为具有同步预置功能的同步四位二进制加法计数器74LS161组成的计数电路，试说明该计数电路是多少进制。

在图P5.19中,CT74160为同步十进制加法计数器,CT74LS42为4-10译码器,设计数器的初始状态为000,试画出与CP脉冲相对应的Q₀,Q₁,Q₂,Q₃及输出Y的波形图.

利用集成计数器芯片的预置数功能可获得任意进制的计数器。（）

用PAL器件设计4位二进制同步加法计数器。

若4位二进制加法计数器正常工作时，由0000状态开始计数，则经过43个输入计数脉冲后，计数器的状态应是(  )。

  A．0011  B．1011  C．1101  D．1110