当输入J=K=1时，JK触发器所具有的功能是 。

欲使JK触发器实现的功能，则输入端J应接1，K应接 。

对于JK触发器，输入J=0、K=1，CP脉冲作用后，触发器的应为（ ）。

A、0态

B、1态

C、可能是0态，也可能是1态

D、与有关

A、1

B、0

C、Q’

B、1

C、Q'

D、不确定

A．0

B．1

C．不变

D．翻转

A、高阻

B、0

C、1

D、无法判断

E、以上都不正确

  实验要求

  用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。

  设计原理

  边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。

A、0

B、1

C、保持不变

D、不能确定

A、保持

B、置0

C、置1

D、翻转

A、J=1, K=0

B、J=1, K=1

C、J=0, K=0

D、J=0, K=1