欲使JK触发器实现[图]的功能，则输入端J应接1，K应接 。...

欲使JK触发器按工作，可使JK触发器的输入端（ ）。

A、

B、J=1，K=0

C、J=K=0

D、，K=0

对于JK触发器，输入J=0、K=1，CP脉冲作用后，触发器的应为（ ）。

A、0态

B、1态

C、可能是0态，也可能是1态

D、与有关

已知脉冲触发JK触发器输入端J、K和CLK的电压波形如图5.11.1所示，试画出Q、Q'端对应的电压波形。设触发器的初始状态为Q=0。

  实验要求

  用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路，建立边沿JK触发器的实验模式。通过电路仿真和硬件验证，进一步了解边沿JK触发器的功能和特性。

  设计原理

  边沿JK触发器的元件符号如图所示，CLK是时钟输入端，下降沿有效；J1、J2和J3是3个具有与关系的J输入端，K1、K2和K3是3个具有与关系的K输入端；PRN是异步置1(置位)输入端，低电平有效，CLRN是异步置0(复位)输入端，低电平有效；Q是触发器的输出端，QN是反相输出端。

A.J=K=1

B.J=1,K=0

C.J=K=Q

D.J=K=0

E.J=Q,K=0

A.J=K=I

B.J=Q，K=

C.J=K=0

D.J=1，K=0

A、J=K=1

B、J=Q,K=Q

C、J=Q,K=1

D、J=0,K=1

A、置0

B、置1

C、保持

D、翻转

此题为判断题(对，错)。