【判断题】时序电路设计中，状态数就是电路中触发器的个数（）。

同步时序逻辑电路的设计中，触发器个数与电路中包含的状态数有关。()

在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。()

用D或JK触发器设计一套同步时序电路，已知X=0时，电路以六进制方式计数，当X=1时，电路以七进制方式计数，并在计到101(X=0)或110(X=1)时，有进位输出Z=1。

用触发器实现同步时序电路。 (1)用J-K触发器设计一个模为8的格雷码同步计数器。 (2)用D触发器设计上述题目。 (3)几点说明。

用同步时序电路设计一模6 的可逆计数器，当控制端X为1时，计数器做减法计数，当X为0时，计数器做加法计数(触发器用JK触发器)。

设计一个能对两个二进制数X=x₁，x₂，…，x_n和y=y₁，y₂，…，y_n进行比较的同步时序电路，其中，X，Y串行地输入到电路的x，y输入端。比较从x₁，y₁开始，依次进行到x_n，y_n。电路有两个输出Z_x和Z_y，若比较结果X＞Y，则Z_x为1，Z_y为0；若X＜Y，则Z_y为1，Z_x为0；若X=Y，则Z_x和Z_y都为1。要求用尽可能少的状态数作出状态图和状态表，并用尽可能少的逻辑门和触发器来实现。

用JK主从触发器和任何门电路，设计一个同步时序电路，如图7．2．6(a)所示。Q0、Q1为计数器输出端，F为分频输出端，X为控制端，CP为时钟脉冲端。 当X=1时，Q0、Q1为加法计数器输出，F为4分频输出。 当X=0时，Q0、Q1为减法计数器输出，F输出为1。 (2)把图7．2．6(a)所示时序电路外接若干器件，如图7．2．6(b)所示，试分析这个电路可构成一个几进制的计数器，简要说明理由。

设计一个同步时序逻辑电路，当输入信号X=0时，按二进制规律递增计数：当输入信号X=1时，按循环码计数，其状态转换图如图(a)所示。要求用两个如图(b)所示的JK触发器及若干与或非门实现，且电路最简。