试分析如图所示电路（见附件），分别写出M=1、M=0时输出逻辑函数的表达式

组合逻辑电路如题图12-6所示。

(1)分析图示电路，写出函数F的逻辑表达式，用Σm形式表示;

(2)若允许电路的输入变量有原变量和反变量的形式，将电路改用最少数目的“与非”门实现;

(3)检查上述(2)实现的电路是否存在竞争一冒险现象?若存在，则可能在什么时刻出现冒险现象?

(4)试用增加冗余项的方法消除冒险(写出函数表达式即可)。

图4.17是用两个4选1数据选择器组成的逻辑电路，试写出输出Z与输入M、N、P、Q之间的逻辑函数式。已知数据选择器的逻辑函数式为

  Y=[D₀A'₁A'₀+D₁A'₁A₀+D₂A₁A'₀+D₃A₁A₀]S

用图3.2.81所示的电路及一个四选一数据选择器实现逻辑函数F(A，B，C，D)=∑m(1，3，5，7，11，12，13，14)。要求只用A、B、C、D四个变量和图3.2.81中电路的输出端L、M及输出端N实现(既不能用“0”和“1”常量作为输入，也不能用A、B、C、D的反变量作为输入)。

  

一直接序列扩频通信系统如图10．2所示。图中

是幅度为虬的双极性NRZ信号，脉冲g(t)在t∈[0，T]之外为0。{an}是独立等概的信息序列。T是码元间。c(t)是由一个m序列形成的幅度为±l的双极性NRZ信号。该m序列的码片速率为L/T，整数L是扩频因子。m序列的特征多项式是f(x)=1+x+x4。载波fc满足fcT＞＞1。发端产生的扩频信号经过信道时叠加了一个双边功率谱密度为N0/2的白高斯噪声nw(t)。接收端使用同步载波进行解调，并使用同步的m序列进行解扩。对于第k个发送的码元，接收端在[kT，(k+1)T]时间内进行相关积分后得到判决量rk，再通过过零判决得到输出。 (1)请写出m序列的周期p，画出产生此m序列的电路逻辑框图。 (2)写出图中A、B、C点信号的主瓣带宽。 (3)请推导发送ak条件下判决量rk的条件概率密度函数p(rk∣ak)，并导出平均判决错误率作为Eb/N0的函数，Eb是平均每信息比特在C点的能量。

已知输出逻辑函数表达式为 F1(A，B，c)=∑m(2，5，6，7) F2(A，B，c)=∑m(1，2，3，4，5，6) 试画出：(1)由一般标准门电路构成的组合逻辑电路； (2)等效的FPLA器件的基本熔丝结构； (3)FPLA器件的映象逻辑图。

用可编辑逻辑阵列PLA设计一个组合电路，该电路的输出函数表达式如下：

  Y₁(A，B，C)=∑m(3，4，6)

  Y₂(A，B，C)=∏M(1，4，6)

  Y₃=(A+C)(A+B)

  要求：(1)用卡诺图化简函数(主意公共项的利用)；(2)写出与项和或项；(3)画出PLA实现之阵列图。

用可编辑逻辑阵列PLA设计一个组合电路，该电路的输出函数表达式如下：

  Y₁(A，B，C)=∑m(3，4，6)

  Y₂(A，B，C)=∏M(1，4，6)

  Y₃=(A+C)(A+B)

  要求：(1)用卡诺图化简函数(主意公共项的利用)；(2)写出与项和或项；(3)画出PLA实现之阵列图。

分析如图所示电路，写出输出Z的逻辑函数式（ ）

A、Z=1

B、Z=D

C、Z=DC’B’A+DC’B’A+C’BA’+DCB’A’+CDB’A+D’CBA

D、Z=DC’B’A’+DC’B’A+C’BA’+DCB’A’+CDB’A+D’CBA’

分析如图所示电路，写出输出Y的逻辑函数式( )

A、Y=AC

B、Y=AC+A’BC’+A’BC

C、Y=AC+A’BC’+A’B’C

D、以上均不正确

试分析下图所示电路，写出输出组合逻辑函数的表达式。