4-10试设计一个具有借位功能的1位二进制减法器，并画出逻辑电路图。即全减器。

试用JK触发器构成一个三位二进制减法计数器，画出接线图。

试画出串行二进制减法器的状态图。

试用下降沿触发的JK触发器组成4位异步二进制减计数器，画出逻辑图。

用74238四位加法器和门电路设计一个四位二进制减法电路。

试以同步二进制计数器74161为核心设计一个模10计数器，要求计数器按下列规律技术，并要求：(1)电路具有开机清零功能；(2)写出电路设计过程并画出完整电路图(电路设计可加门和MSI组合逻辑电路)。

  0，1，3，5，7，9，2，4，6，8，0，1，3，…

试用 Verilog语言描述一个4位二进制可逆计数器的行为。要求如下：

(1)电路具有5种功能，即异步清零、同步置数、递增计数、递减计数和保持原有状态不变。且要求计数器能输出进位信号和借位信号，即当计数器递增计数到最大值时，产生一个高平有效的进位信号C₀;当计数器递减计数到最小值0时，产生一个高电平有效的借位信号B₀。

(2)用QuartusI软件进行逻辑功能仿真，并给出仿真波形。

74LS161是同步4位二进制加法计数器，试分析图7-55中的电路是几进制计数器，并画出其状态图。

用PAL16R6设计一个4位二进制计数器，要求：

  (1)具有并行置数功能。并行数据输入为P₀，P₁，P₂，P₃，控制信号为。当时并行置数；当时计数。

  (2)具有加/减计数功能。控制信号为，当且时为加计数；当且时为减计数。

  (3)具有并行输出Q₀，Q₁，Q₂，Q₃。

  (4)具有进位输出C和借位输出B。

用与非门设计一位二进制减法电路，设减数为A，被减数为B，低位向该位的借位为C，该位向高位的借位为D。

用查找表LUT结构设计一个4位二进制计数器。