试用 Verilog语言描述一个4位二进制可逆计数器的行为。要求如下:(1)电路具有5种功能,即异步清零
试用 Verilog语言描述一个4位二进制可逆计数器的行为。要求如下:
(1)电路具有5种功能,即异步清零、同步置数、递增计数、递减计数和保持原有状态不变。且要求计数器能输出进位信号和借位信号,即当计数器递增计数到最大值时,产生一个高平有效的进位信号C0;当计数器递减计数到最小值0时,产生一个高电平有效的借位信号B0。
(2)用QuartusI软件进行逻辑功能仿真,并给出仿真波形。
试用 Verilog语言描述一个4位二进制可逆计数器的行为。要求如下:
(1)电路具有5种功能,即异步清零、同步置数、递增计数、递减计数和保持原有状态不变。且要求计数器能输出进位信号和借位信号,即当计数器递增计数到最大值时,产生一个高平有效的进位信号C0;当计数器递减计数到最小值0时,产生一个高电平有效的借位信号B0。
(2)用QuartusI软件进行逻辑功能仿真,并给出仿真波形。
第1题
(1)计数器的功能是从1开始计数到12,然后又从1开始,周而复始运行。计数器的输出为8421 BCD码。
(2) 要求该计数器带有复位端CR和计数控制端EN。当CR为低电平时,计数器复位,其输出为1;当CR和EN均为高电平时,计数器处于计数状态;当CR为高电平但EN为低电平时,计数器暂停计数。
(3)然后用QuartusII软件进行逻辑功能仿真,并给出仿真波形。
第3题
CP | bar{CI} | U/D | PE | Cr | 功 能 |
× | × | × | 1 | 0 | 预置数 |
× | × | × | × | 1 | 消零 |
× | 1 | × | 0 | 0 | 不计数 |
↑ | 0 | 1 | 0 | 0 | 加计数 |
↑ | 0 | 0 | 0 | 0 | 减计数 |
第6题
第8题
4位二进制加法计数器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路,建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证,进一步了解4位二进制加法计数器的功能和特性。
设计原理
4位二进制加法计数器的元件符号如图所示,CLK是时钟输入端,上升沿有效;CLRN是复位输入端,低电平有效;Q[3..0]是计数器的状态输出端;COUT是进位输出端。
第9题
A.置输入信号UP/DN=0,则为加1计数;
B.置输入信号UP/DN=0,则为减1计数;
C.Rco仅为进位信号;
D.计数器不能用跳跃的方法实现任意模数的计数。
第10题
用4位二进制加法计数器74161构成的计数器电路如图所示,则对该计数器应用电路功能描述正确的是( )。
A、余3码编码的十进制加法计数器
B、循环码编码的九进制加法计数器
C、余3码编码的三进制加法计数器
D、循环码编码的二进制加法计数器
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