在同步时序逻辑电路中，所有触发器的（）端都连在一起，

A. 同步时序电路

B. B.组合逻辑电路

C. C.触发器电路

D. D.异步时序电路

设计一个能对两个二进制数X=x₁，x₂，…，x_n和y=y₁，y₂，…，y_n进行比较的同步时序电路，其中，X，Y串行地输入到电路的x，y输入端。比较从x₁，y₁开始，依次进行到x_n，y_n。电路有两个输出Z_x和Z_y，若比较结果X＞Y，则Z_x为1，Z_y为0；若X＜Y，则Z_y为1，Z_x为0；若X=Y，则Z_x和Z_y都为1。要求用尽可能少的状态数作出状态图和状态表，并用尽可能少的逻辑门和触发器来实现。

在同步时序逻辑电路的分析中，次态值和触发器的类型没有关系。()

同步时序逻辑电路与异步时序逻辑电路的不同之处在于后者( )。

A．没有触发器

B．没有统一的时钟脉冲控制

C．没有稳定状态

D．输出只与内部状态有关

在时序电路中，同步时序电路()。

A、内部一个触发器共用同一个时钟CP

B、内部两个触发器共用同一个时钟CP

C、内部三个触发器共用同一个时钟CP

D、内部各触发器共用同一个时钟CP

分析图5．3．5所示同步时序逻辑电路，试列出电路的状态表，画出状态图和在CP时钟脉冲信号作用下L的波形图，并确定电路逻辑功能。(设各触发器初态均为0)

在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。()

同步计数器是指(  )的计数器。

  A．由同类型的触发器构成

  B．各触发器时钟端连在一起，统一由系统时钟控制

  C．可用前级的输出做后级触发器的时钟

  D．可用后级的输出做前级触发器的时钟

用D或JK触发器设计一套同步时序电路，已知X=0时，电路以六进制方式计数，当X=1时，电路以七进制方式计数，并在计到101(X=0)或110(X=1)时，有进位输出Z=1。