图P6.8是由两个4位移位寄存器和一个串行加法器组成的运算电路。若两个寄存器的初始状态分别为Q₁

用一个全加器和一个D触发器及两个8位移位寄存器A、B构成的8位串行加法电路如图题6.5.3所示。图中，CLK为时钟输入端;为置数控制输入端，当=0时，8位被加数A_7-0和8位加数B_7-0将分别进入移位寄存器A和B;AE为加运算控制端，当AE=1时，进行串行加法运算，输入8个时钟脉冲后恢复为0;S_7-0为8位和输出端;C为进位输出端。移位寄存器A、B的CP端为时钟输入端，端为并行置数控制端，D_S1和D_S0端分别为串行数据输入端、输出端。试分析电路的工作原理。

用一个全加器和一个D触发器及两个8位移位寄存器A、B构成的8位串行加法电路如下图所示。图中，CLK为时钟输入端；为置数控制输入端，当时，8位被加数A_7～0和8位加数B_7～0。将分别进入移位寄存器A和B；AE为加运算控制端，当AE=1时，进行串行加法运算，输入8个时钟脉冲后恢复为0；S_7～0。为8位和输出端；C为进位输出端。移位寄存器A、B的CP端为时钟输入端，端为并行置数控制端，D_st和D_so段分别为串行数据输入端、输出端。试分析电路的工作原理。

 

试用4个D触发器组成四位移位寄存器。

图4-18电路由一个11位移位寄存器和时序电路构成，移位寄存器寄存信息11 000011101且自右向左移位输出串行信号x，作用到时序电路输入端，再对外输出x。时序电路状态表如图4-18(b)，初态00，试作出时序电路状态输出Q1、Q2和外输出z波形图。

A.一

B.二

C.三

D.四

图中电路由一个11位移位寄存器和时序电路构成，移位寄存器寄存信息11000011101且自右向左移位输出串行信号x，作用到时序电路输入端，再对外输出z。时序电路状态表如图(b)，初态00，试作出时序电路状态输出Q₁、Q₂和外输出z波形图。

  

图是一个移位寄存器型计数器：

  

下图所示是由4个D触发器组成的一个4位移位寄存器。待存入数为1101，试说明其移位寄存的工作原理。

 

试用四个D触发器组成四位移位寄存器。

CC40194是一个4位双向通用移位寄存器。()