题目内容（请给出正确答案）

[单选题]

组成移位寄存器的主要电路是（)

A.与非门

B.锁存器

C.组合逻辑电路

D.边沿触发器

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第1题

可以组成顺序脉冲发生器的电路是( )

A.计数器和加法器

B.译码器和编码器

C.二进制计数器和二进制译码器

D.二进制计数器和数值比较器

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第2题

输入时钟脉冲频率为100KHZ时，则十进制计数器最后一级输出脉冲的频率为( )

A.10KHZ

B.20KHZ

C.50KHZ

D.100KHZ

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第3题

由上升沿D触发器组成异步二进制减法计数器时，最低位触发器的CP端接计数器脉冲，其它各触发器CP接()

A.相邻低位触发器的Q端

B.相邻低位触发器的Q’端

C.相邻高位触发器的Q端

D.相邻高位触发器的Q’端

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第4题

利用集成计时器异步置0功能构成N进制计数器时，写二进制代码的数是( )

A.N

B.N-1

C.2N

D.2N

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第5题

十进制计数器的有效状态共有( )

A.8个

B.9个

C.16个

D.10个

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第6题

一个三进制计数器和一个八进制计数器串接起来后的最大计数值为( )

A.7

B.19

C.23

D.31

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第7题

时序逻辑电路主要组成电路是( )

A.与非门和或非门

B.触发器和组合逻辑电路

C.施密特触发器和组合逻辑电路

D.整形电路和多谐振电路

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第8题

下降触发器边沿JK触发器CT74LS112的RD’=1，SD’=1，且 J=1，K=1时，如时钟脉冲CP输入频率为110KHZ的方波，则Q端输出脉冲的频率为 ( )

A，110KHZ

B,55KHZ

C,50KHZ

D,220KHZ

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第9题

4个边沿JK触发器组成的二进制计数器最多能计 ( )

A,0至7个数

B,0至15个数

C，0至9个数

D，0至16个数

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第10题

下降触出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器状态为( )

A,0状态

B，1状态

C状态不变

D状态不确定

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