所有触发器的CP端并没有完全连接在一起的时序逻辑电路是异步时序逻辑电路

把与门的所有输入端连接在一起，把或门的所有输入端也连接在一起，所得到的两个门电路的输入、输出关系是一样的

触发器的传输延迟时间说明了输出端Q对于CP有效跳变沿响应时所需的时间

边沿JK触发器在输入J=K=1时，如果CP信号的频率为32 kHz，则Q端输出脉冲的频率为16 kHz

主从触发器的状态变化仅发生在CP的下降沿，在CP的其它期间触发器保持原态不变，所以它也是负边沿触发器

边沿触发器的共同特点是触发器的次态仅取决于CP脉冲信号到达时的逻辑状态

多个OD门输出端连接在一起，逻辑上可以实现正逻辑的线与运算。

凡是结构形式上由两个同步触发器级联而成，且它们的时钟信号CP相位相反的触发器均为主从触发器

下降沿触发的边沿JK 触发器在CP 下降沿到来之前J=1、K=0，而CP下降沿到来之后变为J=0、K=1，则触发器的状态为

维持阻塞RS触发器利用 , 在时钟CP的边沿传递数据, 传输延迟D触发器利用 , 在时钟CP的边沿传递数据。 （A）门的延时 （B）维持阻塞线 （C）脉冲的低电平 （D）高电平或低电平

主从触发器仅在CP信号下边（降）沿到达时进行输出，因而是一种典型的边沿触发器

如果在时钟脉冲CP =1期间，由于干扰的原因，使触发器的数据输入信号经常有变化，此时不能选用TTL主从型结构的触发器，而应该选用边沿型或维持阻塞结构的触发器。对吗