在时钟CP有效的情况下, 触发器输出的新状态等于输入信号的是 触发器

分析传输延迟JK触发器之后, 发现CP在高电平时, 输出状态 。CP在低电平时，输出状态 。 （A）不变 （B）为0 （C）为1 （D）改变

维持阻塞RS触发器利用 , 在时钟CP的边沿传递数据, 传输延迟D触发器利用 , 在时钟CP的边沿传递数据。 （A）门的延时 （B）维持阻塞线 （C）脉冲的低电平 （D）高电平或低电平

触发器的传输延迟时间说明了输出端Q对于CP有效跳变沿响应时所需的时间

边沿触发器的次态仅取决于CP信号的边沿到达时输入的逻辑状态，而在这时刻之前或以后，输入信号的变化对触发器输出的状态没有影响

主从触发器的状态变化仅发生在CP的下降沿，在CP的其它期间触发器保持原态不变，所以它也是负边沿触发器

主从触发器的时钟在高电平时，将输入信号传递到 。在低电平时，将信号传递到 。 （A）从触发器输出 （B）主触发器输出 （C）JK触发器输出 （D）D触发器输出

凡是结构形式上由两个同步触发器级联而成，且它们的时钟信号CP相位相反的触发器均为主从触发器

下降沿触发的边沿JK 触发器在CP 下降沿到来之前J=1、K=0，而CP下降沿到来之后变为J=0、K=1，则触发器的状态为

边沿触发器的共同特点是触发器的次态仅取决于CP脉冲信号到达时的逻辑状态

主从触发器仅在CP信号下边（降）沿到达时进行输出，因而是一种典型的边沿触发器

时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态。因此，除了时钟CP 外，没有输入变量的电路不是时序电路