在并联电路中，总导纳为各支路导纳之和

A.在集总电路中，任何时刻，对于任一结点，所有流出结点的支路电流的代数和恒为零；

B.在集总电路中，任何时刻，流入一个封闭面的支路电流之和等于流出该封闭面的支路电流之和；

C.在集总电路中，任何时刻，流入结点的支路电流之和等于流出该结点的支路电流之和；

D.KCL定律是对电路中各支路电压之间施加的线性约束关系；

E.在集总电路中，任何时刻，对于任一结点，所有流入结点的支路电流的代数和恒为零；

F.KCL定律指出：在集总电路中，任何时刻，沿任一回路的各支路电流之代数和为零；

A.3，4

B.4，3

C.2，5

D.4，7

A.b

B.n-1

C.b-n+1

D.n

A.支路电流，2b

B.回路电流，b

C.支路电流，b

D.回路电流，2b

E.支路电流，n

F.支路电流，n-1

G.支路电流，b-n+1

H.支路电流，b-n-1