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[主观题]
对于下降沿触发的异步二进制加法计数器，高位触发器的（）端应与低位的Q端相连
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第2题
集成触发器常用的逻辑符号中要注意异步清零端(以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是()(电平触发是低电平有效还是高电平;()是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级()。
集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是（)（电平触发是低电平有效还是高电平;（)是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级（)。
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第6题
在时序逻辑电路中，R£S触发器是由()组成，Q是()输出端，Q是()输出端，R是()输入端，S是()输入端。
在时序逻辑电路中，R£S触发器是由（)组成，Q是（)输出端，Q是（)输出端，R是（)输入端，S是（)输入端。
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第7题
在下列程序中，always状态将描述一个带异步清零端RST的上升沿触发器,时钟信号为clock，则空括号内应填入（）always @（）if（!RST）Q＜=0; else Q＜=D;
A．posedge clock or negedge RST
B．negedge clock or negedge RST
C．posedge clock or posedge RST
D．negedge clock or posedge RST
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