一个4位二进制加法计数器的起始计数状态,Q3Q2Q1Q0=1010，当最低位接受到4个计数脉冲时，输出状态Q3Q2Q1Q0=____。

如图题6.27电路是由一个555定时器和一个4位二进制加法计数器组成的可调节计数式定时器原理图。试回答下列问题：

  (1) 电路中555定时器接成何种电路?

  (2) 若计数器的初态Q₃Q₂Q₁Q₀=0000，当开关S接通后大约经过多少时间发光二极管D变亮(设电位器的阻值R₂全部接入电路)?

   

图中CC4520为同步4位二进制加法计数器，Q₃为最高位；CP为上升沿触发的计数器输入端；Cr为异步清零端，高电平有效。

  

中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，其简化逻辑符号如题八图所示，要求： 

bar{CR}	bar{LD}	CTPCTT	CP	D0D1D2D3	Q0n+1Q1n+1Q2n+1Q3n+1
0 1 1 1 1	× 0 1 1 1	× × × × 1 1 0 × × 0	× ↑ ↑ × ×	×××× d0d1d2d3 ×××× ×××× ××××	0 0 0 0 d0d1d2d3 4位二进制加法计数器 保 持 保 持

4位二进制加法计数器设计

  实验要求

  用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。

  设计原理

  4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。

逻辑分析题

  4位同步二进制计数器74161的功能表如表所示，Q₃为高位输出，C为与时钟同步的进位输出，进入1111状态且ENT=1时，由C端输出一个周期的正脉冲。

  

CP	R_{bar{D}}	bar{LD}	ENP	ENT	Q3	Q2	Q1	Q0
varphi	0	varphi	varphi	varphi	0	0	0	0
↑	1	0	varphi	varphi	D3	D2	D1	D0
varphi	1	1	0	1	保持
varphi	1	1	varphi	0	保持(但C=0)
↑	1	1	1	1	加法计数

题图所示是由主从型JK触发器组成的4位二进制加法计数器。试改变级间的连接方法，画出也是由该触发器组成的4位二进制减法计数器。并列出其状态表。在工作之前先清零，使各个触发器的输出端Q₀～Q₃均为“0”。

图21.3.1(在教材中)是由主从型JK触发器组成的四位二进制加法计数器。试改变级间的连接方法，画出也是由该触发器组成的四位二进制减法计数器，并列出其状态表。在工作之前先清零，使各个触发器的输出端Q₀～Q₃均为0。(参照例21.3.1)