一个译码器若有100个译码输出，则译码器输入端至少有（）个。

A、5

B、6

C、7

D、8

A、100

B、6

C、7

D、8

3线-8线译码器的设计

  实验要求

  用原理图输入设计法或Verilog HDL文本输入设计法设计3线-8线译码器CT74138电路，建立CT74138的实验模式。通过电路仿真和硬件验证，进一步了解3线-8线译码器的功能和特性。

  设计原理

  3线-8线译码器CT74138的元件符号如图所示，3线地址输入端为C、B和A；8线译码输出端为Y7N～Y0N，低电平有效；G1、G2AN和G2BN是使能控制输入端，当G1、G2AN和G2BN为1、0和0时，译码器工作，当它们不是“100”时，译码器被禁止工作，全部输出均为无效电平(高电平“1”)。

  

3位二进制译码器中，若输入A2A1A0的状态是100，则()

A.=0

B.=1

C.=0

D.=1

A、

B、

C、

D、

简单增量调制(△M)系统原理图如图7-ll(a)所示。已知输入模拟信号为m(t)以抽样速率fs、量化台阶σ，对m(t)进行简单增量调制。

(1)输入信号m(t)和本地译码器输出m′(t)如图(b)所示，试完成本地译码器输出m′(t)和判决器输出 P0(t)； (2)若对24路△M信号进行时分复用方式传输，基带信号占空比为50％，试求传输该基带信号所需的最小带宽； (3)若24路基带信号占空比为100％，采用16QAM方式传输，系统带宽取16QAM信号频谱主瓣宽度，试求此时最大频带利用率为多少bps／Hz?

A、100

B、101

C、011

D、010

系统地址总线A15～A2=0000 0010 0010 00 通过译码器产生的片选信号与8253的片选引脚file:///C:/Users/LinY/AppData/Local/Temp/ksohtml15940/wps1.png相连，系统地址总线的A0、A1分别与8253的A0，A1引脚相连，将频率为2MHz的时钟信号加在通道0的时钟输入端CLK0，通道0 工作于方式2，计数初值N0=5000，通道0的输出OUT0连接到通道1的时钟输入端CLK1，通道1工作于方式3，其输出端OUT1输出周期为20mS的方波，试确定通道0和通道1的控制字和通道1的计数初值，并写出初始化程序段。（8253控制字格式为：D0控制计数制，1表示BCD码计数，0表示二进制计数；D3D2D1控制工作方式，000表示方式0，001表示方式1，x10表示方式2，x11表示方式3，100表示方式4，101表示方式5；D5D4控制计数长度，00表示将计数器中的数据所存于缓冲器，01表示只读写计数器低8位，10表示只读写计数器高8位，11表示先读写计数器低8位再读写计数器高8位；D7D6控制计数器选择，00选定计数器0，01选定计数器1，10选定计数器2。）

A、16

B、8

C、4

D、3

E、2