编写一个Verilog HDL仿真程序，产生一个占空比为20%，周期为10ns的时钟信号。

A、0.2

B、0.3

C、0.4

D、0.5

图所示电路是一个多谐振荡器，二极管为理想特性，输出波的占空比(即一个周期中高低电平持续的时间比)为(  )；若将图中二极管反向，设输出波的周期为40ms，则一个周期中高电平的时间为(  )ms，低电平的时间为(  )ms。

  

A.SM0.0

B.SM0.4

C.SM0.1

D.SM0.5

A.SM0.0

B.SM0.4

C.SM0.1

D.SM0.5

A. SM0.0

B. B.SM0.1

C. C.SM0.4

D. D.SM0.5

₁/T;在电路某一参数变化时,其余参数不变.选择①增大、②不变或③减小填入空内:

1增大时,u_o1的占空比将()振荡频率将(),u_o2的幅值将();若R_w1的滑动端向上移动,则u_o1的占空比将(),振荡频率将(),u_o2的幅值将();若R_w2的滑动端向上移动,则u_o1的占空比将(),振荡频率将(),u_o2的幅值将().

A、2ms

B、4ms

C、6ms

D、3ms