如图所示电路，它是7进制计数器 [图]...

某计数器电路如图所示，则该计数器为（ ）。

A、5进制计数器

B、6进制计数器

C、7进制计数器

D、8进制计数器

分析如图7-53所示电路，(1)画出电路时序图;(2)画出状态图;(3)说明是几进制计数器。设各触发器的初态均为0。

用JK主从触发器和任何门电路，设计一个同步时序电路，如图7．2．6(a)所示。Q0、Q1为计数器输出端，F为分频输出端，X为控制端，CP为时钟脉冲端。 当X=1时，Q0、Q1为加法计数器输出，F为4分频输出。 当X=0时，Q0、Q1为减法计数器输出，F输出为1。 (2)把图7．2．6(a)所示时序电路外接若干器件，如图7．2．6(b)所示，试分析这个电路可构成一个几进制的计数器，简要说明理由。

由4位比较器74LS85和4位二进制计数器74161构成的定时电路，如图7．2．1所示。Z为输出端，设比较器的输入端A3A2A1A0接固定电平1001；计数器的数据输入端D3D2D1D0=0010。 (1)一个Z脉冲周期内包含多少个CP脉冲周期? (2)若将

试求一个Z脉冲周期内应包含多少个CP脉冲周期。

如图7．4．1所示为用16×4位ROM和同步十六进制加法计数器74LSl61组成的脉冲分频电路，ROM的数据表如表7．4．1所示。求出在CP信号连续作用下D3～D0的输出序列，并说明它们与CP信号频率之比。

图7.14.1是用16×4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路，ROM的数据表如表7.14所示。试画出在CLK信号连续作用下D₃，D₂，D₁和D₀输出的电压波形，并说明它们和CLK信号频率之比。

   

由3位二进制数计数器、ROM和8选1数据选择器组成电路如图所示。存储器内容如表所示。画出在时钟CP、直接置零信号R_D作用下F的波形。

A2	A1	A0	D7	D6	D5	D4	D3	D2	D1	D0
0	0	0	1	0	0	0	0	0	0	1
0	0	1	0	0	0	0	0	0	1	1
0	1	0	0	0	0	1	0	0	0	0
0	1	1	1	0	0	0	1	1	0	0
1	0	0	0	1	1	0	1	1	1	0
1	0	1	0	1	1	1	0	1	1	1
1	1	0	0	1	0	1	0	1	1	0
1	1	1	0	0	1	0	1	0	0	1

  

由3位二进制数计数器、ROM和8选1数据选择器组成电路如图所示。存储器内容如表所示。画出在时钟CP、直接置零信号R_D作用下F的波形。

<TABLE class=extable_c cellSpacing=0 align=center border=0>

<TBODY>

<TR>

<TD>A₂</TD>

<TD>A₁</TD>

<TD>A₀</TD>

<TD>D₇</TD>

<TD>D₆</TD>

<TD>D₅</TD>

<TD>D₄</TD>

<TD>D₃</TD>

<TD>D₂</TD>

<TD>D₁</TD>

<TD>D₀</TD></TR>

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<TD>1</TD></TR></TBODY></TABLE>

  

由16×4位ROM和4位二进制加法计数器74LS161组成的脉冲分配电路如图7-13所示，ROM输入和输出关系如表7-4所示。试画出在CLK信号作用下D₃、D₂、D₁、D₀的波形。

    

表7-4 R0M输入和输出关系
地址输入				数据输出
A3	A2	A1	A0	D3	D2	D1	D0
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1	1 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0	1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0	1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0	1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0