二进制逻辑运算的结果一定是逻辑值。（）

二进制中，当进行逻辑或运算时，只有当两个逻辑值都为0时，结果才为1。

此题为判断题(对，错)。

二进制中，当进行逻辑与运算时，只有当两个逻辑值都为1时，结果才为1。

此题为判断题(对，错)。

A、按位运算针对二进制数，逻辑运算针对表达式的值

B、按位运算的结果是1位~多位，逻辑运算的结果只有1位

C、按位运算的结果是二进制数，逻辑运算的结果是布尔量——真与假

D、以上均不对

A、可行性（二进制数在物理上最容易实现）

B、可靠性（使用二进制数，只有两个状态，数字的传输和处理不容易出错，计算机的可靠性高）。

C、简易性（二进制数的运算规则简单，这将使计算机的硬件结构大大简化）

D、二进制数的两个数字符号“1”和“0”正好与逻辑命题的两个值“真”和“假”相对应，为计算机实现逻辑运算提供了便利的条件。

A.容易实现

B.算术四则运算规则简单

C.书写方便

D.可进行二值逻辑运算

HDL及可编程逻辑器件实验

  全加器设计

  为了便于读者完成HDL及可编程逻辑器件实验，本实验以全加器设计为基础，介绍Altera公司的Quartus II(7.0版本)软件的使用方法，包括设计输入、编译、仿真、引脚锁定、编程下载和硬件验证等操作。目前，能够完成设计电路硬件验证的设备种类繁多，不同的设备有各自的功能特点和使用方法，不过它们都具有建立(或选择)实验模式、确定引脚锁定方案和编程下载等方面的操作。下面仅以伟福EDA6000系列SOPC/DSP/EDA通用实验开发系统(以下简称为EDA6000)为例，介绍设计电路的硬件验证的操作方法。

  实验要求

  用原理图输入设计法和Verilog HDL文本输入设计法设计全加器电路，建立全加器的实验模式。通过电路仿真和硬件验证，进一步了解全加器的功能。

  设计原理

  考虑自低位来的进位的加法运算称为“全加”，能实现全加运算的电路称为全加器。1位全加器的真值表如表所示，表中的A、B是两个1位二进制加数的输入端；CI是低位来的进位输入端；SO是和数输出端；CO是向高位的进位输出端。根据真值表写出电路输出与输入之间的逻辑关系表达式为

  ，

  。

全加器真值表
A B CI	SO CO
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1	0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时，计数器状态不变；XY=01时，为加法计数；XY=10时，为减法计数；XY=11时，则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表)，并画出用与非门和JK触发器实现这一控制的逻辑电路图。

阅读以下说明和流程图，回答问题1～2，将解答填入答题纸对应的解答栏内。

[说明]

给定一个十进制整数A，将其转换为R进制数的方法是：将A的整数部分逐次除以R，直到商等于0为止，将所得的余数由低位到高位排列在一起，就得到了对应R的进制数。以A=11，R=2为例，11÷2=5…1，5÷2=2…1，2÷2=1…0，1÷2=0…1中各式的余数依次为：1，1，0，1，于是与A对应的二进制数为1011。

下面的流程图实现了将十进制数2597转换为八进制数的功能，其中：

(1)循环1执行除法运算并将余数依次记录在数组a中(假定数组长度足够长)，如a[1]， a[2]，……，a[k]；

(2)循环2则用于将这些余数按逆序输出，即a[k]，a[k-1]，……，a[1]；

(3)图中i,j分别是循环1和循环2中的循环变量；

(4)图中q用于记录每次除法所得的商值。

[流程图]

[问题1]

将流程图中的(1)～(4)处补充完整，其中(1)～(3)处要求使用C语言格式书写：(1)处为逻辑表达式，(2)、(3)两处为算术表达式；(4)则须按照“循环变量名：循环初值，循环终值，增量”格式描述。

[问题2]该算法运行的结果(5)。