设计一个同步时序电路，当输入信号X=0时，按二进制规律递增计数；当X=1时，按循环码计数。设触发器的初态Q2Q1为“00”。要求用JK触发器进行设计，则每个触发器的驱动方程为 。

设计一个同步时序逻辑电路，当输入信号X=0时，按二进制规律递增计数：当输入信号X=1时，按循环码计数，其状态转换图如图(a)所示。要求用两个如图(b)所示的JK触发器及若干与或非门实现，且电路最简。

  

同步时序电路有一个输入端和一个输出端，输入为二进制序列X₀X₁X₂…当输入序列中1的数目为奇数时输出为1，作出这个时序奇偶校验电路的状态图和状态表。

设计一个2位二进制加/减计数器。电路有一条输入线Y用于计数脉冲的输入，另一条输入线X加电平控制信号。当X=0时，进行加法计数；当X=1时，进行减法计数。

设计一个时序电路，其功能是：统计串行输入的255位二进制序列X中1的个数。当输入和统计完成时，电路将统计结果存储输出并停止运转，直至复位信号到来，电路又重复上述工作。

试用4位并行加法器74LS283设计一个加/减运算电路。当控制信号K=0时将两个输入的4位二进制数相加，而K=1时它将两个输入的4位二进制数相减，允许附加必要的门电路。

同步时序电路用来对串行二进制输入进行奇偶校验，每检测5位输入，输出1个结果；当5位输入中1的数目为奇数时，在最后1位的时刻输出1。作出状态图和状态表。

试以同步二进制计数器74161为核心设计一个模10计数器，要求计数器按下列规律技术，并要求：(1)电路具有开机清零功能；(2)写出电路设计过程并画出完整电路图(电路设计可加门和MSI组合逻辑电路)。

  0，1，3，5，7，9，2，4，6，8，0，1，3，…

设计一个可控同步计数器，要求能实现维持原态；二进制计数；三进制计数；四进制计数等4种不同操作，要求： (1)用D触发器和门电路实现设计； (2)用VHDL语言实现设计。