阅读下面的Verilog HDL语言程序。选择正确答案。 module add (a, b, cin, sum, cout); input a, b,
阅读下面的Verilog HDL语言程序。选择正确答案。 module add (a, b, cin, sum, cout); input a, b, cin; output sum, cout; reg sum, cout; reg m1, m2, m3; always @ (a or b or cin) begin sum = (a^b ) ^ cin; m1=a&b; m2=b&cin; m3=a&cin; cout= (m1|m2 ) | m3; end endmodule
A、该程序描述的模块是全加器。
B、该程序描述的模块是半加器。
C、该程序描述的模块是译码器。
D、该程序描述的模块是比较器。