一个4位循环左移寄存器原来的状态为1110，如果经过6个移位脉冲后寄存器的内容为（）。

一个4位移位寄存器原来的状态为0000，如果串行输入始终为1，则经过4个移位脉冲后寄存器的内容为(  )。

  A．0001  B．0111  C．1110  D．1111

一个4位移位寄存器原来的状态为0000，如果串行输入始终为1，则经过4个移位脉冲后寄存器的内容为(  )。

  A．0001 B．0111 C．1110 D．1111

A、1

B、3

C、4

D、5

一个11位左移移位寄存器和两个同步时序电路相连，如图4-56(a)所示。这两个同步时序电路的状态如图4-56(b)所示。设寄存器的状态为01101000100，两个时序电路均处于00状态，试确定在11个CP脉冲作用下Z2的输出序列。

用JK触发器设计一个4位单向右移移位寄存器。

一个4位串行数据，输入4位移位寄存器，时钟脉冲频率为1kHz，经过( )ms可以转换为4位并行数据输出。

A．8

B．4

C．2

D．1

一个11位左移移位寄存器和两个同步时序电路相连，如图(a)所示。这两个同步时序电路的状态如图(b)所示。设寄存器的状态为01101000100，两个时序电路均处于00状态，试确定在11个CP脉冲作用下Z₂的输出序列。

  

用Verilog HDL设计具有异步清除和预置功能的4位左移移位寄存器。

用CC40194构成左移移位寄存器，当预先置人1011后，其左称串行输人固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是( )。

A.1011-0110-1100-1000-0000

B.1011-0101-0010-0001-0000

C.1011-1100-1101-1110-1111

D.1011- 1010-1001--1000-0111

A、1010

B、0101

C、0011

D、0110

E、1011