阅读下面的Verilog HDL语言程序。下列哪一个说法不正确。

A、该模块是一个组合逻辑电路。

B、reset端口具有异步置0功能。

C、load端口具有异步置1功能。

D、该模块描述了一个D触发器。

A、不区分大小写

B、输出低电平有效

C、输出高电平有效

D、这是VHDL语言

E、A(1)A(0)=01是Y(2)的名字

F、这是Verilog-HDL语言

A、Verilog HDL 是一种硬件描述语言；

B、Verilog HDL 可从算法级、门级、三极管级等不同设计层次，对数字系统进行建模；

C、Verilog HDL 允许设计对数字逻辑系统进行仿真验证、时序分析、逻辑综合；

D、Verilog HDL 尚未成为IEEE标准。

A、端口定义、端口类型说明、数据类型、逻辑功能描述；

B、逻辑门定义、逻辑门类型、数据类型、逻辑功能描述；

C、端口定义、端口类型说明、数据来源、逻辑功能描述；

D、端口定义、端口类型说明、数据类型、逻辑输出

A、程序风格

B、模块的端口定义

C、端口类型说明

D、端口数据类型定义、逻辑功能描述

A、Count

B、_2to1MUX

C、INITIAL

D、Real?

下列Verilog HDL程序所描述电路功能是（ ） module Dataflow( A, En, Y); input [2:0] A; //输入端口声明 input En; //输入端口声明 output [7:0]Y; //输出端口声明 assign Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] ); assign Y[1] = ~( En & ~A[2] & ~A[1] & A[0] ); assign Y[2] = ~( En & ~A[2] & A[1] & ~A[0] ); assign Y[3] = ~( En & ~A[2] & A[1] & A[0] ); assign Y[4] = ~( En & A[2] & ~A[1] & ~A[0] ); assign Y[5] = ~( En & A[2] & ~A[1] & A[0] ); assign Y[6] = ~( En & A[2] & A[1] & ~A[0] ); assign Y[7] = ~( En & A[2] & A[1] & A[0] ); endmodule

A、8/3线编码器

B、3/8线译码器

C、加法器

D、数据选择器

用Verilog HDL语言描述一个4位超前进位加法器。