题目内容
（请给出正确答案）
[主观题]
下面是用过程赋值语句为异或门和与门建模写的一段程序，该程序正确吗？ module Gate （X1, X2, Y, Overflow); //design block input X1, X2; output Y, Overflow; initial begin #10 Y = X1 ^ X2; overflow = X1 && X2; end ; endmodule ;
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第5题
下列Verilog HDL程序所描述电路是（ ） module TRI (EN, IN, OUT); input IN, EN; output OUT; assign OUT = EN ? IN : 1'bZ; endmodule
A、D触发器
B、T触发器
C、寄存器
D、三态门
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