图P3.17电路是由一片4位二进制超前进位全加器74283、比较器7485与七段显示译码电路7448及显示

A、底层的一位全加器必须用VHDL描述

B、I/O On Block的端口命名和signals in Node命名不以相同

C、若“a: IN STD_LOGIC_VECTOR(3 Downto 0);”，在转换为symbol时，必须用Orthogonal Bus Tool连接

D、4位串行进位二进制全加器只能用二进制输出来仿真显示

两片4位同步二进制计数器74161接成如图所示的电路。

试用两片T692型全加器实现8位二进制加法运算。

用4位数码比较器和4位加法器构成4位二进制数转换成8421BCD码的电路。

分析图3.2.33所示的由四位二进制数值比较器电路74LS85和四位二进制令加器74LS283构成的电路，列表写出输入端A₃、A₂、A₁、A₀输入为8421BCD码时，输出端S₃、S₂、S₁、S₀的值。

  

用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。

  

试用1片4位二进制全加器74LS283将2421码转换成8421码。2421码如表所示。

2421编码表
十进制数	2421码
X	A	B	C	D
0	0	0	0	0
1	0	0	0	1
2	0	0	1	0
3	0	0	1	1
4	0	1	0	0
5	1	0	1	1
6	1	1	0	0
7	1	1	0	1
8	1	1	1	0
9	1	1	1	1

能完成两个1位二进制数相加并考虑到低位来的进位的器件称为(  )。

  A．编码器  B．译码器  C．全加器  D．半加器

74LS161是同步4位二进制加法计数器，试分析图7-55中的电路是几进制计数器，并画出其状态图。