试用下降沿触发的D触发器设计一同步时序电路，其状态图如图题6.3.4（a)所示，S₀、S₁、S_2⌘

试用下降沿触发的D触发器设计一同步时序电路，其状态图如下图(a)所示，S₀、S₁、S₂的编码如下图(b)所示。

时序改计：试用边沿D触发器设计一同步时序电路，其状态转换图如图所示，S₀、S₁、S₂的编码为00、01、10。

试用上升沿触发的JK触发器设计一同步时序电路，其状态图如下图所示，要求电路使用的门电路最少。

用正边沿D触发器设计一个同步时序电路，其状态转换图如图所示，要求   

用下降沿触发的边沿D触发器和与非门设计一同步逻辑电路，要求电路的时序图如图所示。