如果将一个正逻辑门的所有输入都反相，则该正逻辑门转换为负逻辑门

正逻辑的与非门等效于负逻辑的或非门

Verilog 语言提供预定义的逻辑门原语用户可以直接调用.

在正逻辑的约定下，“1”表示 电平，“0”表示 电平

在正逻辑的约定下，“1”表示电平，“0”表示电平

若两个逻辑函数具有相同的 ，则认为该两个逻辑函数相等

在 n 个变量的逻辑函数中，如果一个乘积项包含了所有的变量，并且每个变量在该乘积项中以原变量或反变量的形式出现且仅出现一次，则该乘积项就称为逻辑函数的最小项

一个两输入端的门电路，当输入为0和1时，输出不是1的门是

根据逻辑方阵，如果SEP为真，则SIP为_____

根据逻辑方阵，如果SEP为真，则SAP为_____

把与门的所有输入端连接在一起，把或门的所有输入端也连接在一起，所得到的两个门电路的输入、输出关系是一样的

若两个函数具有不同的逻辑表达式，则两个逻辑函数必然不相等