某16进制计数器，初始状态Q3Q2Q1Q0 = 0100（Q3为最高位），经过50个时钟周期后，其计数状态（Q3Q2Q1Q0）为（)B。

A、3；5

B、3；6

C、4；5

D、4；6

在图P5.19中,CT74160为同步十进制加法计数器,CT74LS42为4-10译码器,设计数器的初始状态为000,试画出与CP脉冲相对应的Q₀,Q₁,Q₂,Q₃及输出Y的波形图.

这是几进制计数器？

A、1

B、2

C、3

D、4

图5.26所示为一可变进制计数器,其模数受I₄I₃I₂I₁控制.其中,74290已通过将CP₁与Q₀短接而连成8421BCD码十进制加法计数器的形式,CP₀为外部计数输入端,为异步置0端,为异步置9端:CC14585为四位数码比较器,A3A2A1A0、B3B2B1B0为两个比较器的并行数据输入端,为扩展输入端,为比较输出端.

(1)分析I₄I₃I₂I₁=0110时,该电路为多少进制计数器,并画出其状态转换图.

(2)简述该可变进制计数器的工作原理.

A、二

B、五

C、8421BCD十

D、5421BCD十

试设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，

产生一个进位输出，要求:

(1)根据文字叙述的设计要求，建立原始状态图:;

(2)根据原始状态图列出状态表;

(3)分别对Y和Q^n+1进行卡诺图化简，并写出对应的输出方程和状态方程;

(4)由JK触发器的特性方程和Q^n+1的状态方程，写出对应的驱动方程。